Escribe | RISC ISA , proyecto , conjunto de instrucciones , plataforma de TI |
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Sitio web | riscv.org |
RISC-V (pronunciado en inglés "RISC cinco" que significa "cinco RISC") es una arquitectura de conjunto de instrucciones (arquitectura de conjunto de instrucciones ISA) RISC abierto y libre , que incluye 32, 64 y 128 bits c, es decir, especificaciones abiertas que puede ser utilizado libremente por la educación, la investigación y la industria. Se implementa en diferentes SoC , destinados a los objetos conectados integrados (soportados por diferentes sistemas en tiempo real o para los integrados, como Arduino , FreeRTOS , HarmonyOS , LiteOS , RT-Thread , RustOS , Zephyr .. .), computadoras ligeras en forma de SBC , generalmente con Linux ( Debian , Fedora , Ubuntu , Yocto ) o incluso variantes de OpenWrt , servidores , y un proyecto europeo iniciado en 2019, tiene como objetivo utilizarlo en supercomputadoras domésticas como aceleradores en bajos SoCs de potencia desarrollados localmente y que se ejecutan bajo GNU / Linux , como la gran mayoría de supercomputadoras.
Este proyecto, inicialmente creado en la división de ciencias de la computación de la Universidad de California en Berkeley , EE . UU. , Estaba inicialmente destinado al estudio y la investigación, pero se convirtió de facto en un estándar para la arquitectura abierta en la industria.
El objetivo de este proyecto es realizar un estándar abierto de conjunto de instrucciones de microprocesador, como el estándar TCP / IP para redes o UNIX para sistemas operativos, siendo la arquitectura de procesadores por el momento siempre cerrada, restringiendo avances, implementaciones o soporte en sistemas operativos . .
El diseño del procesador se inicia en 2010 en la Universidad de California, Berkeley, con el fin de desarrollar un procesador con el conocimiento de la XXI ° siglo , no tener a la compatibilidad arrastre con arquitecturas de edad de 20 años como ARM o Intel x86 la arquitectura y al mismo tiempo queriendo que la arquitectura del conjunto de instrucciones del procesador (ISA) permanezca abierta.
En 2014, se publicó la versión 2.0 de las especificaciones, varios fabricantes importantes estaban interesados en el proyecto.
En 2015 se creó la fundación RISC-V con más de 100 miembros, y un directorio integrado por empresas como Google , Nvidia , Western Digital , NXP Semiconductors , Microsemi y Bluespec , así como representantes de la Universidad de Berkeley. Desde entonces, se han unido empresas como AMD , Qualcomm e IBM .
En 2016, Nvidia planea utilizar un microcontrolador RISC-V para sus GPU y, por lo tanto, espera triplicar su rendimiento en comparación con su propio microcontrolador, Falcon. El Falcon también es un procesador de arquitectura RISC, pero con direccionamiento limitado de 32 bits y sin protección de subprocesos y con sus limitaciones. Por lo tanto, Nvidia quiere reemplazarlo con la versión de 64 bits de RISC-V, beneficiándose así del direccionamiento de 64 bits, correcciones de errores, un conjunto de instrucciones expandibles y seguridad mejorada.
En 2017, se lanzó la versión 2.2 de las especificaciones. Mozilla anuncia que su lenguaje Rust se puede compilar en la arquitectura RISC-V. El fabricante de discos duros, Western Digital anuncia, que entregará miles de millones de sus equipos, con una arquitectura de controlador RISC-V.
la 9 de julio de 2018, parte de la gerencia de la empresa ARM decide crear un sitio llamado “riscv-basics.com” contra RISC-V, sintiendo su mercado amenazado, en particular, porque una parte significativa de sus mayores clientes (mencionados anteriormente), también está comenzando a desarrollar soluciones basadas en RISC-V. Esta acción enfureció al personal técnico de la empresa que la vio como un ataque al movimiento de código abierto. También tiene el efecto de dar a conocer un poco más a RISC-V y crear una mayor conciencia de que es una alternativa viable. La dirección de ARM finalmente decide cerrar el sitio al día siguiente, el10 de julio 2018.
En 2019, el gobierno estadounidense de Donald Trump , presiona a los fundadores de la microelectrónica, como la taiwanesa TSMC , la más importante del mundo, para que se trasladen a suelo estadounidense, lo que este último rechaza, todo ello amenazando a quienes seguirían haciéndolo. trabajar con empresas chinas como Huawei . Siguiendo los riesgos políticos de estas presiones, la Fundación decidió establecerse en un país neutral: Suiza .
En octubre de 2019, Nvidia está buscando especialistas en RISC-V para integrarlo como procesador dentro de sus SoC de Tegra .
En octubre 2020, Huawei lanza sus primeros kits de desarrollo de hardware y software para sus nuevos microcontroladores internos, utilizan un compilador para la arquitectura RISC-V.
En Julio 2021, Haiku se ha portado a RISC-V, la función Debian Bulleseye se congela para el lanzamiento de la primera versión de la distribución para admitir oficialmente RISC-V. El controlador de gráficos Radeon HD para Linux se ejecuta en arquitectura.
Implementa un conjunto de instrucciones RISC, sin microcódigo , ni superposición de arquitectura del tipo ejecución en el desorden o en el orden, o el soporte de un tipo de material en particular ( ASIC , FPGA …), pero esos -ci se pueden implementar con todas sus funciones.
Investigadores de la Universidad de California , Berkeley , también han desarrollado una versión llamada BOOM, que agrega la ejecución desordenada de instrucciones en el modelo RV64G.
El nombre del procesador tiene un significado:
Por tanto, los posibles nombres base son:
El nombre del procesador va seguido de una o más letras que describen las extensiones que se agregan a la base de datos:
El conjunto de instrucciones básico está compuesto por 47 instrucciones, incluidas ocho instrucciones del sistema ( llamadas al sistema , contadores de ejecución), el resto se divide en las categorías de cálculo, control de flujo y acceso a memoria.
la versión RV32I tiene 32 registros generales de 32 bits, mientras que la versión RV32E ( integrada , integrada ) tiene solo 16 registros generales de 32 bits. Ambos también tienen un registro de PC.
Instrucciones de calculoTodas las instrucciones de cálculo utilizan tres operandos, excepto luiy auipcque sólo tienen dos (un registro de destino y un valor inmediato). El primer operando es el registro de destino, el segundo el registro de origen y el tercero, un segundo registro o un valor inmediato (especificado por a ien el mnemónico de la instrucción, excepto que auipctiene otro significado) (Las instrucciones de multiplicación y los enteros de división están contenidos en extensión M):
Instrucción de ramificación condicional:
Conexiones incondicionales:
Las instrucciones de acceso a la memoria se utilizan para transferir datos entre un registro y la memoria. El primer operando es el registro, el segundo un registro que contiene la dirección, el tercero un valor inmediato con signo de 12 bits agregado al contenido del registro utilizado para el direccionamiento, con el fin de determinar la dirección final:
Una declaración se usa para invocar una llamada al sistema y otra establece un punto de interrupción para el depurador :
Se utilizan seis instrucciones para leer y escribir en los registros de control y estado del sistema (registros de control y estado CSR). El registro CSR se lee en un registro general y luego se actualiza atómicamente:
Los siguientes 6 registros CSR de 32 bits (correspondientes a 3 valores de 64 bits de contadores de ejecución) se definen como de solo lectura:
El ISA de 64 bits amplía los registros y el espacio de direccionamiento de 32 bits a 64 bits (XLEN = 64). Las instrucciones con el sufijo W ( inglés : W ord , que significa palabra ), indican que su acción está limitada a una palabra (32 bits) y no se refieren a los 32 bits superiores de las entradas. El bit de la firma se mueve a la 64 º bit (bit 63) de los registros, por lo que es importante utilizar las funciones especializadas cuando se utilizan datos de 32 bits.
Esto también tiene implicaciones para las operaciones inmediatas. Por ejemplo, la operación de suma inmediata addi que utiliza un valor inmediato de 12 bits, addiw ignora los desbordamientos de 32 bits y coloca el bit de signo en el bit 63 de los registros.
La extensión vectorial tiene tres variables, ELEN (número de bits de un elemento), VLEN (número de bits de un vector) y SLEN (distancia de (separación) entre dos elementos) que deben ser todas una potencia de 2.
Incluye 32 registros vectoriales denominados v0 a v31, es posible agrupar dos, en lo que se denomina grupo de registros vectoriales ( grupo de registros vectoriales ) para mejorar la precisión o mejorar el rendimiento. También hay seis registros de control y estado ( CSR) (vstart, vxsat, vxrm, vtype, vl, vlenb).
Un grupo de trabajo propone en Enero de 2021una extensión de GPU llamada RV64X basada en particular en la extensión del procesador vectorial y el formato VBlock propuesto por el proyecto Libre GPU que se puede implementar en ASIC o FPGA. La primera versión tiene como objetivo utilizar un controlador compatible con la API Khronos Vulkan , para luego admitir OpenGL y Direct3D . También debe abordar inicialmente el campo de la a bordo. Las restricciones establecidas son:
En diciembre de 2019, la empresa Think Sillicon propuso una GPU basada en la arquitectura RISC-V.
Otra GPU basada en RISC-V, canceladaEn 2018, el proyecto Kazan o Libre RISC-V tenía como objetivo desarrollar una GPU basada en RISC-V. En 2020, debido a varios desacuerdos con el funcionamiento de la fundación RISC-V, los autores del proyecto se reorientan hacia una arquitectura OpenPower, versión abierta de Power , la arquitectura RISC de la década de 1990 de IBM , Los autores finalmente encienden la creación. de una extensión de procesador vectorial llamada SV para la arquitectura Power, cercana a la extensión V de RISC-V, en lugar del desarrollo de una GPU.
Se propone una serie de herramientas gratuitas para el desarrollo sobre esta arquitectura, incluyendo la compatibilidad de los compiladores GCC y LLVM (por lo tanto Clang ), el soporte del depurador GDB , así como del hipervisor y emulador QEMU . El lenguaje Rust es compatible con RISC-V desdenoviembre de 2017.
A nivel de ensamblador , GNU Assembler admite arquitecturas RISC-V de 32 y 64 bits (ensamblador, desensamblador) y riscv-ensamblador es un ensamblador en Python .
Bronzebeard es un ensamblador RV32IMAC escrito en un programa ensamblado en un cuaderno de Python en una biblioteca minimalista para proporcionar un sistema del metal desnudo (In) . Primero se probó en tarjetas de Sipeed, Longan Nano y Wio Lite, y su procesador GigaDevice GD32V por la posibilidad de acceder fácilmente a este tipo de material con su pantalla por menos de 10 €. El autor también planea portarlo al HiFive1 Rev B. El mismo autor también ha producido un intérprete Forth bare metal para RISC-V.
Esta arquitectura es compatible con enero 2016por el kernel de Linux a través de un conjunto de parches, así como por FreeBSD. Su integración en el núcleo estable de Linux ha sido efectiva desde la versión 4.15, con un soporte más extenso desde la versión 4.17.
El lenguaje de scripting MicroPython , una versión adaptada a los microcontroladores Python , fue portado en 2017 por Microsemi a la arquitectura RISC-V.
Arduino se ejecuta en microcontroladores GD32V de GigaDevice . Puede usar el sistema RT-Thread en tiempo real y la interfaz gráfica RTT-GUI de Arduino para esto.
El sistema Zephyr en tiempo real también funciona en procesadores RISC-V, en particular en su emulación por Qemu y en varias implementaciones de hardware.
La versión mínima de Rust para incrustado (versión mínima compatible con Rust (MSRV)) se transfiere a RISC-V, por la comunidad de rust-embedded. El sistema RustOS , basado en un kernel rCore, una versión Rust de uCore OS Plus se ejecuta en la implementación Qemu de RISC-V y en sistemas HiFive Unleashed, y se usa en la Universidad de Tsinghua para lecciones de sistema operativo.
La empresa UltraSOC desarrolla "Tessent Embedded Analytics", una solución de análisis y rastreo en RISC-V, para soluciones propietarias o abiertas. Fue comprado por el grupo Siemens y continúa esta actividad dentro del grupo.
Esta arquitectura es compatible con los sistemas operativos para Internet of Things , LiteOS (licencia BSD) y plataformas móviles HarmonyOS de Huawei .
El software para ayudar a descubrir las vulnerabilidades de seguridad, con el fin de ser capaces de explotar ellos, de la Estados Unidos servicio de inteligencia , NSA , Ghidra , es compatible con el formato binario de esta arquitectura.
En enero 2020, Alibaba está demostrando Android 10 portado por T-Head en su ICE EVB SoC con 2 núcleos XuanTie C910 RISC-V de 64 bits, un núcleo vectorial XuanTie C910V y una GPU Live GC8000UL.
Hay diferentes distribuciones de Linux disponibles, incluida Debian Bullseye con más del 95% de los paquetes portados, Fedora , Ubuntu , Yocto . Los sistemas operativos FreeBSD y Haiku también arrancan en RISC-V.
Linux y Haiku pueden beneficiarse de la aceleración de las tarjetas gráficas AMD Radeon HD a través del controlador Mesa gratuito que es independiente de la arquitectura del procesador.
Es posible simular estas arquitecturas a través de diferentes emuladores e hipervisores.
El QEMU hipervisor , así como de ANGEL (un simulador de RISC-V en HTML5 y JavaScript ) o vía ZedBoard y Zybo tarjetas ofrecen Xilinx Zynq FPGAs . La emulación RISC-V (32 y 64 bits) es compatible de forma nativa en Qemu desde la versión 2.12.0 lanzada en24 de abril de 2018. La versión 5.1 agrega soporte para elegir BIOS en argumentos.
TinyEMU de Fabrice Bellard (también autor de QEMU y ffmpeg ) es un emulador ligero de RISC-V, se utiliza para el puerto de Haiku (remake gratuito de BeOS ). También se usa en BareDoom, un puerto de Doom en RISC-V a través de Barebox , esta versión de TinyEMU se recompila en WebAssembly (WASM) para ejecutarse en un navegador.
Juice-VM es un emulador de máquina virtual minimalista RISC-V RV64IMASU , compatible con MMU y UART I / O. Permite ejecutar FreeRTOS y también, en sistemas con recursos muy limitados, como microcontroladores de doble núcleo tipo ESP32 Xtensa con 8 MB de PSRAM y 2 MB de flash SPI, el kernel de Linux 5.0 compilado para arquitectura RISC-V.
RISC-V Rust es un emulador de RISC-V desarrollado en lenguaje Rust y que se ejecuta en WebAssembly. El objetivo es utilizar el emulador en un navegador. Los sistemas operativos GNU / Linux y xv6 -riscv funcionan en él.
Wrap-V es un generador de núcleo RISC-V, que también admite la arquitectura MIPS en TL-Verilog (Transaction-Level Verilog ) y pasa por el macroprocesador M4 . Permite desarrollar núcleos cuyas tuberías tienen de 1 a 7 niveles. Es posible modificar la salida M4 para adaptarla a necesidades específicas. También es posible utilizar TL-Chisel .
El microprocesador LowRISC gratuito , es un proyecto de implementación libre y abierto de RISC-V, creado por Andrew Huang (del MIT , también autor de la plataforma abierta Novena ), Julius Baxter (proyecto OpenRISC y Universidad de Cambridge ), Michael B. Taylor ( Universidad of California en San Diego , UCSD Center for Dark Silicon), Dominic Rizzo ( Google ATAP (en) ), Krste Asanović ( Universidad de California en Berkeley ).
El NEORV32 es una implementación gratuita ( cláusula de licencia BSD 3) de un SoC de tipo microcontrolador independiente de la plataforma para FPGA escrito en VHDL. Es compatible con la especificación RISC-V 2.2 para RV32 y pasa la prueba de conformidad. FreeRTOS se ha adaptado a este SoC. Se basa en el trabajo que tuvieron los desarrolladores para neo430, una implementación de un procesador FPGA tipo micro compatible con el MSP430 de Texas Instruments .
El PicoRV32 es una implementación gratuita, bajo licencia ISC , compatible con los conjuntos de instrucciones RV32IMC cuyo objetivo es tener la huella más pequeña posible, con la elección entre 750 y 2000 LUT y una frecuencia máxima de 250 a 450 MHz. Su propósito es ser un procesador auxiliar en un FPGA o ASIC. Se puede configurar como núcleo RV32E, RV32I, RV32IC, RV32IM o RV32IMC (consulte la sección # Nomenclatura de extensiones ).
Western Digital ofrece una gama de núcleos denominados SweRV, de código abierto, disponibles a través de CHIP Alliance. También anunciaron una cooperación con Codasip para ofrecer apoyo comercial para estos corazones. Estos procesadores de alto rendimiento están destinados a dominios integrados y admiten el conjunto de instrucciones RV32IMC. La familia SweRV se desglosa de la siguiente manera:
La Academia de Ciencias de China lanzó el procesador Xiangshan , bajo una licencia gratuita ( licencia Mulan v2 , aprobada por OSI ) en11 de junio de 2021en Github . El procesador está desarrollado en lenguaje Chisel , que según los desarrolladores tiene 5 veces menos líneas de código que en Verilog y permite un desarrollo más rápido. En el momento de su lanzamiento, el procesador admite la distribución Debian Bulleseye para RISC-V. Aparece una primera implementación de hardware enJulio 2021, llamado Yanqihu, grabado en 28nm y frecuencia entre 1,2 y 1,3 GHz, tiene un rendimiento por GHz similar al ARM Cortex-A72 con 7 / Ghz SPEC CPU 2006. Una segunda versión prevista para el otoño del mismo año llamada Nanhu, grabada en 14nm y operando a 2 GHz, debería alcanzar un rendimiento por GHz similar a un Intel i9-10900K (11.08 / Ghz) con 10 / Ghz SPEC CPU 2006, y una potencia de cálculo, a esta frecuencia, comparable a la de un ARM Cortex. A76 .
SiFive, una startup anuncia en julio 2016El SiFive U5 Coreplex , utiliza arquitectura RISC-V y para implantar U54 hasta ocho núcleos por SoC , cada uno con caché de instrucciones y datos de 1 er nivel, el SoC incluye un caché 2 e de mayor nivel. El objetivo será implementar primero versiones para hardware muy específico que no necesite mucha potencia, pero funciones especializadas al principio, para poder mejorar las tecnologías más tarde.
En 2018, la startup SiFive, creada por desarrolladores de RISC-V, presentó en FOSDEM la tarjeta HiFive Unleashed , compuesta por un procesador SoC SiFive Freedom U540 (4 + 1 núcleos RISC-V hasta 1.5 GHz) y 8 Gio de RAM ECC, Puerto Ethernet Gb y capaz de ejecutar GNU / Linux .
Shakti es una iniciativa india de diseños de diferentes procesadores basados en la arquitectura RISC-V y divididos en 6 series: E-class para embebidos, C-Class para microcontroladores, I-Class para microprocesadores para clientes ligeros, M -Class para ofimática , S-Class para estaciones de trabajo y servidores, y finalmente H-Class para supercomputadoras.
Codasip es la primera empresa que ha desarrollado un núcleo compatible con RISC-V no libre en enero 2016(Codix) y continuó su oferta con familias de núcleos para áreas embebidas y de aplicación. Los núcleos desarrollados por Codasip están escritos en CodAL, un lenguaje de descripción de arquitectura. La herramienta Studio se utiliza para obtener los simuladores así como los archivos necesarios para la implementación física de estos núcleos.
La familia L reúne núcleos de 32 bits de bajo consumo, dirigidos a dominios integrados y que ofrecen una unidad de cálculo de punto flotante opcional. Esta familia está disponible en 3 o 5 etapas de pipeline.
La familia H reúne núcleos de 64 bits de alto rendimiento dirigidos a dominios integrados y ofrece una unidad de cálculo flotante como opción.
La familia A son núcleos de 64 bits capaces de ejecutar Linux, con la opción de ampliarlos mediante la extensión "P". Estos núcleos tienen 7 etapas de canalización, una unidad de cálculo flotante, una MMU. Además, las versiones -MP integran cachés de nivel 1 (L1) y 2 (L2) y admiten hasta 4 núcleos por clúster.
El núcleo de uRISC-V disponible en Codasip Studio está diseñado para el aprendizaje o las pruebas.
En la 7 ª RISC V- taller , Western Digital anunció que la compañía desarrollaría los procesadores RISC-V. El objetivo de Western Digital es comenzar una transición a soluciones de código abierto para sus servidores de almacenamiento. En última instancia, WD espera vender casi dos mil millones de procesadores RISC-V por año.
En 2018, la startup con sede en Grenoble sin fábrica GreenWave, presentó el GAP8, un procesador de bajo consumo para la IO, optimizado para la inteligencia artificial .
En 2019, GigaDevice Semiconductor lanza la serie de microcontroladores GD32V , basada en la versión de 32 bits de la arquitectura. Entre las 14 versiones, el GD32VF103 tiene una frecuencia de 108 MHz y accede a su memoria flash integrada sin estados de espera (in) , por lo tanto sin latencia. Tiene 128 KiB de memoria flash en chip y 32 KiB de SRAM , 2 convertidores de analógico a digital de 12 bits y 2 de digital a analógico de 12 bits, así como varias interfaces de comunicación (3 SPI, 2 I2C , 3 USART, 2 UART, 2 I2S, 2 CAN y 1 USB OTG). El chip es compatible pin-to-pin con sus microcontroladores GD32 basados en la arquitectura ARM , así como con el STM32 de STMicroelectronics , lo que facilita la transferencia de aplicaciones de una arquitectura a otra y también compatible con Arduino . Los GD32V se utilizan en particular en la placa de desarrollo Sipeed Longan Nano .
Sipeed también ha desarrollado la tarjeta Sipeed M1 (o Kendryte KD233), equipada con un SoC Kendryte K210 que comprende 2 núcleos RISC-V de 64 bits y un procesador de inteligencia artificial. Estas tarjetas están diseñadas para funcionar con FreeRTOS . Esta tarjeta utiliza MAIXPy, una versión adecuada de MicroPython, programable a través de Plateform.IO. Existen diferentes variaciones, como MaixDuino , cuya tarjeta tiene un formato compatible con Arduino , y soporta el IDE. También es posible utilizarlo con un sistema operativo Linux . Hay disponibles otras versiones más compactas. EnJulio 2021 Canaan lanzó el Kendryte K510, una versión mejorada que comprende una parte de microprocesador compuesta por 2 núcleos RV64 y un acelerador compuesto por otro RV64 con extensión DSP.
En 2019, el presidente de Estados Unidos, Donald Trump, amenaza con bloquear a los proveedores de Huawei, incluidos fundadores como TMSC, y la empresa británica ARM, que hasta entonces proporcionaba la IP de los núcleos utilizados en los procesadores HiSilicon de Huawei. Habiendo comprado la empresa estadounidense Nvidia los derechos de la empresa ARM al SoftBank japonés , Huawei tuvo que encontrar una solución y parece haber recurrido a RISC-V. Los primeros kits de desarrollo HiHope HiSpark Wifi IoT utilizan un microcontrolador Hisilicon Hi3518, compatible con sus nuevas plataformas, Huawei LiteOS y HarmonyOS . Los compiladores suministrados son compiladores GCC destinados a códigos de arquitectura RISC-V de 32 bits.
En Julio 2021, Espressif anuncia la disponibilidad de un nuevo modelo NodeMCU basado en el procesador ESP32-C3 , arquitectura RISC-V.
Módulos de redOpenWifi , presentado endiciembre de 2019, es una pila WiFi de código abierto compatible con Linux que puede ejecutarse en FPGA, se ha realizado una implementación funcional en Xilinx FPGA, conectado a la tarjeta RF fmcomms2 / fmcomms4
Los módulos BL602 / BL604 de Bouffalo Lab, basados en RISC-V de 32 bits, son módulos WiFi y Bluetooth 5.0 LE. Sipeed y Pine64 deberían integrarlos en sus mapas para IoT.
En noviembre 2020, Espressif anuncia el lanzamiento de ESP32-C3, WiFi y BLE , un procesador en línea con ESP32 , pero compatible pin a pin con ESP8266 , y que usa arquitectura RISC-V de 32 bits en lugar de Xtensa LX6. Tiene un procesador criptográfico, pero ningún DSP a diferencia del ESP32.
EspacioLa agencia espacial europea está desarrollando un procesador neuronal llamado " NOEL-V " y basado en el ISA RISC-V y su extensión vectorial (V o RVVE) utilizando tecnología RHBD (Radiation Hardened By Design), para las limitaciones del entorno espacial ( temperatura y rayos ionizantes), así como las limitaciones de eficiencia energética, en el corazón de los satélites. El proyecto está dirigido por Cobham Gaisler, del Centro Europeo de Investigación y Tecnología Espaciales (ESTEC), que ya había producido en 2019 un procesador similar llamado " LEON " basado en la arquitectura SPARC -V8 a finales de la década de 1990.
DiversoPinecil de Pine64 es un soldador regulado electrónicamente basado en un procesador " Bumblebee Core " RISC-V RV32IMAC de 108 MHz.
Sipeed RV-Debugger Plus es un conector UART de código abierto (en serie) y un depurador JTAG , basado en el SoC Bouffalo Lab BL702, que utiliza un microcontrolador RISC-V de 144 Mhz y 32 bits, que comprende una FPU, un módulo de cifrado, Audio (I2S maestro / esclavo), gestiona Zigbee 6, Bluetooth 5.0 LE, WiFi e internet. El firmware es software gratuito , también es posible utilizarlo como placa de desarrollo.
ZedBoard y Zybo con FPGA de Xilinx .
El mapa de material libre , LicheeTang, de LicheePi, presentado enseptiembre 2018, tarjeta usando un microcontrolador basado en la arquitectura RISC-V y usando un FPGA, usa un Anlogic EG4S20. Dispone de GPIO para poder conectarle distintos tipos de elementos electrónicos.
La placa Tang Nano FPGA , presentada enoctubre de 2019, de Sipeed, utiliza una FPGA GOWIN Semi GW1N de su familia LittleBee .
La serie central de procesadores Hummingbird E200 (o HBird E200) es una implementación china de código abierto de RISC-V e incluye implementaciones FPGA .
En diciembre de 2019, Se presenta OpenWiFi. Es una pila WiFi gratuita de hardware y software que se ejecuta en FPGA, con una implementación en Xilinx.
En junio 2020, Efinix ofrece 3 arquitecturas RISCV32I de 32 bits optimizadas para Trion FPGA
En julio 2020, se presenta la tarjeta SAVVY-V de código abierto basada en el SOC PolarFire de 64 bits. El PolarFire SoC Icicle utiliza un FPGA SoC con 5 núcleos de 64 bits, incluido un RV64IMAC y cuatro RV64GC y equipado con 2 GiB de LPDDR4 RAM, presentado por primera vez endiciembre de 2019Finalmente se publicó el 3 º semestre de 2020. También se propone PolarBerry crawdfunding varianteoctubre 2020.
A partir de 2018 se presentan diferentes placas tipo SBC, y corriendo Linux, intentando fijar un precio similar al popular Raspberry Pi : El SBC HiFive Unleashed (en) se presenta enfebrero 2018, basado en un SoC que comprende cuatro núcleos U54 RV64GC (64 bits) de 1,5 GHz y RAM ECC tipo DDR4 de 8 GiB , sobre una base de financiación colectiva .
Imagination Technologies y el RISC-V Internacional Open Source de laboratorio (Rios) se han unido para hacer una SBC- tarjeta tipo llamado PicoRio , dio a conocer enSeptiembre de 2020En el Foro Global RISC-V , la plataforma es generalmente de código abierto, con la excepción de ciertas partes esenciales como E / S o acceso a la memoria.
En noviembre 2020, Sipeed anuncia un SBC que utiliza un SoC AllWinner de un solo núcleo, compuesto por un XuanTie C906 (RV64GCV) a 1 GHz en 22 nm, fabricado por los diseñadores del procesador RISC-V de 64 bits de 16 núcleos, XT910 de Alibaba, no tiene GPU 3D, sino una GPU 2D y un decodificador de video de hardware, H.264 y H.265, de 64 MiB a 256 MiB de RAM soldada (y algunos modelos pueden tener RAM externa), así como HDMI, Conexiones Ethernet Gb, USB y USB OTG
En Enero de 2021, El SBC utiliza un SoC BeagleV StarFive JH7100 que comprende un procesador RISC-V de doble corazón SiFive U74, un DSP DSP Vision Tensilica-VP6, un motor NVDLA (NVIDIA Deep Learning Accelerator de arquitectura abierta) y un motor de red neuronal para la aceleración de la IA. Su primera versión no tiene un procesador geométrico 3D, la segunda versión contará con una GPU de Imagination Technologies (por lo tanto, sin un controlador abierto). Finalmente, el SoC incluye una VPU, capaz de decodificar H.264 y H.265 hasta 4Kp60, o dos streams en 2Kp30. La tarjeta está equipada con 4 u 8 GB de RAM en LPDDR4, 4 puertos USB 3.0, un puerto ethernet de 10Gb, HDMI 2.0, DSI, dos ISP, un puerto de 40 pines y alimentado por USB-C. Hay dos versiones disponibles, una con 4 GB de RAM a $ 100 y otra con 8 GB a $ 150, los procesadores grabados en 7 nm por TSMC, corren a 3.5 GHz, son del tipo RV64GCVBH (con en particular una unidad vectorial) y un procesador alcanza el rendimiento en ARM Cortex-A76 y A77 . EnMayo de 2021, la distribución de Fedora se propone como la distribución predeterminada, con los primeros mapas disponibles para los desarrolladores. XFCE es el administrador de ventanas predeterminado, que se puede mostrar en la salida HDMI.
En Febrero 2021, Pine64 , anuncia el lanzamiento de un SBC de desarrollo, basado en un SoC compuesto por un núcleo RV64GCV (XuanTie C906) y un segundo RISC-V BL602 ( ESP32-C ) de 32 bits , para la parte de red inalámbrica, los controladores abiertos están en desarrollo para este uno. El objetivo es establecer un precio inferior a $ 15 (EE. UU.), Para que la plataforma de desarrollo sea accesible para la mayor cantidad de personas posible.
La Academia de Ciencias de China anunció enJunio 2021, que está preparando el lanzamiento de 2,000 computadoras portátiles basadas en RV64GC para fines de 2022 y para este trabajo en la optimización para RISC-V de los motores Firefox ( spiderMonkey y su compilador on-the-fly (JIT)) y Chrome / Chromium ( WebKit ) para que funcionen correctamente allí.
El grupo Alibaba ha diseñado el XuanTie 910 (o XT910), un SoC para servidores , compuesto por 16 núcleos RISC-V RV64GCV de 64 bits, organizados en clusters de 4 núcleos con 32 o 64 kb de caché de datos y tanto en caché. instrucción. El grupo afirma que el rendimiento de un núcleo es del mismo orden que el de un ARM Cortex-A73 .
La Unión Europea ha puesto en marcha un proyecto de supercomputadora basado en la arquitectura RISC-V, denominado European Processor Initiative (EPI), financiado por el programa EU Horizon 2020, desarrollado por 26 socios (incluida la Fundación RISC-V, el Centro Nacional de Supercomputación (CNS o BSC), CEA , Infineon o incluso STMicroelectronics ) de 10 países. Un SoC que utiliza la arquitectura RISC-V para aceleradores también desarrollado en Europa, tiene como objetivo producir un superordenador de exaescala, así como proporcionar el campo de la automoción , basado en tecnologías europeas. El uso de la arquitectura ARM como procesador principal está previsto pero no es seguro, en este caso RISC-V se limitaría a aceleradores informáticos. El proyecto busca reutilizar sistemas existentes (ya implementados bajo GNU / Linux ).